Alpha 21x64 EVx Prozessor-Familie

Inhaltsverzeichnis

Eine Einführung
Allgemeine Dokumente
Leistungsbewertung
Compiler
ALPHA-Befehlssatz
ALPHA-Prozessoren
Pipelining
Caching
Memory
Multiprozessor-Fähigkeit
Alpha-Prozessoren im Einsatz

Der ALPHA-Prozessor wurde 1992 ursprünglich von der Firma Digital Equipment Cooporation (DEC) entwickelt. COMPAQ übernahm 1998 die Firma DEC inklusive dem ALPHA Prozessor. Im Jahre 2001 übernahm Intel die Alpha-Architektur.
Der Alpha Prozessor ist der Nachfolger der legendären VAX (DEC). Im Gegensatz zur VAX die ein klassischer Vertreter der CISC-Architekturen war ist der ALPHA ein klassischer Vertreter der RISC-Architekturen. Die Rechenleistung der ALPHA-Architektur basiert auf Einfachheit und hohen Taktraten.
Der ALPHA-Prozessor wurde von Anfang an als eine 64 Bit-Architektur entwickelt, es gibt also im Gegensatz zu anderen Architekturen keine 32 Bit-Varianten und keinen 32 Bit-Modus.
Die Haupteinsatzgebiete der Alpha-Prozessoren liegen im Hochleistungs-Server-Bereich sowie im Bereich von rechenintensiven Anwendungen der Technik und Naturwissenschaft. Des weiteren werden Alpha-Prozessoren auch gerne in MPP-Systemen (massiv parallel processing) wie z.B. der Cray T3E eingesetzt.

Allgemeine Dokumente

Einen guten Einblick bietet das Buch "Rechnerarchitekturen" von Christian Märtin. Dieses Buch hat seine eigene Homepage mit guten Erweiterungen.

Online sind verschiedene Quellen von Compaq verfügbar.

Alpha Architecture Handbook [pdf]
Compiler Writer Guide for the Alpha 21264 [pdf]
Alpha Assembly Language Guide [pdf]

Leistungsbewertung

Objektive Leistungsvergleiche der Alpha-Prozessoren sind schwer zu finden, da die Alpha-Prozessoren in vielen Fällen in spezialisierten Rechneranlagen auftauchen wo das Umfeld dem Prozessor (oder den Prozessoren) sehr stark zu arbeitet. Einen Objektiven Leistungsvergleich zeigt jedoch "Hennessy/Patterson - Computer Architecture". In dem Beispiel wird die Alpha 21064 - 200 MHz mit dem IBM Power2 - 71,5 MHz verglichen. Die Leistung die IBM per Komplexität des Prozessors erzielt wird beim Alpha durch hohe Taktraten kompensiert.
Einen weiteren Vergleich fanden wir im Internet: Die folgende Grafik zeigt das der Alpha 21264 EV67 seinen Kontrahenten eindeutig überlegen ist. Es wurden keine Angaben zu der Systemumgebung gemacht, so das wir keine Aussage über die Objektivität dieses Ergebnisses machen können.

Compiler

Für die Alpha-Prozessoren gibt es nahezu für jede Programmiersprache einen Compiler. Der GNU C++ Compiler(gcc) verfügt über Optimierungsstrategien. Da für den Alpha sogar eine Windows NT Distribution besteht ist naheliegend, das auch die Compiler aus dem Hause Microsoft funktionieren müssten (Es ist aber kaum anzunehmen das Compiler eines 32-Bit-Betriebssystems Codeoptimierungen für eine 64-Bit-Architektur durchführen).
Compaq (die ja die Alpha-Architektur gekauft haben) bietet Fortran, C und C++ Compiler für den Alpha an.
Des weitern sind sogar Compiler für die weniger verbreiteten Programmiersprachen Modula2 und Oberon2 verfügbar. In wieweit sie Code-Optimierungen durchführen ist uns nicht bekannt.
Das Cacao-Projekt bietet einen 64-Bit Just in Time (JIT) Compiler für Java an, der bis zu 85 mal schnelleren Code erzeugen soll. Des weiteren sind Werkzeuge namens GUAVA und TOBA auf der Homepage des Cacao-Projektes verfügbar. GUAVA erzeugt zur Laufzeit aus den Java-ClassFiles Alpha-Code. TOBA übersetzt JVM-Instruktionen nach C. Diese können mit jedem C-Compiler übersetzt werden.

ALPHA-Befehlssatz

Der Befehlssatz de ALPHA-Prozessor ist RISC-typisch homogen. Es gibt vier Befehlsformate mit jeweils 32 Bit Länge. Alle Befehle haben einen 6 Bit OP-Code. Mit dem ALPHA 21264 wurden Multimediaerweiterungen im Befehlssatz implementiert (ähnlich MMX/ISSE). Diese Befehle wurden ihrer Aufgabe entsprechend den vier vorhandenen Befehlsformaten zugeordnet und sind ohne Prozessor-Modi-wechsel verfügbar.



OP-Code	PAL-Code				PAL-Code Format
OP-Code	RA	Displacement			Branch Format
OP-Code	RA	RB	Displacement		Memory Format
OP-Code	RA	RB	Function	RC	Operate Format



PAL-Code Format
Die Privileged Architecture Libary bildet eine einheitliche Schnittstelle für implementationsabhängige Prozessorfunktionen. Zum Beispiel:
- komplexe Operationen
- Auslösen von Unterbrechungen
- Initialisierungen beim Boot-Vorgang (z.B.:Little oder Big Endian)
- Emulation von Befehlen ohne Hardwareunterstützung (Dies ermöglicht z.B.:Verwenden der Fließkommaformate der VAX)
Die Funktionalitäten können in Hardware realisiert sein. Die Bibliothek wird in der Regel vom Hersteller zur Verfügung gestellt, kann aber durch Betriebssystem-spezifische Versionen ersetzt werden.
Eine PAL-Funktion kann nicht durch einen Interrupt unterbrochen werden.


Branch Format
Mit diesem Format werden Sprünge kodiert. Das Register RA enthält dabei entweder die Sprungbedingung oder bei Funktionsaufrufen die Rücksprungadresse. Das Displacement gibt die Anzahl der Befehle sowie die Sprungrichtung relativ zum Program Counter an. (±2²⁰)



Memory Format
LOAD und STORE-Anweisungen (in all ihren verschiedenen Variationen) sind die einzigen Befehle die dieses Format verwenden. Die Daten werden Register-indirekt adressiert. Es gibt keine Index-Adressierung.



Operate Format
Ein Befehl hat immer zwei Quell- und ein Zielregister(jeweils 5 Bits). Die weiteren 11 Bits des Function-Feldes sind für die Kodierung der Integer und Gleitkommeroperationen.

ALPHA-Prozessoren

Die Alpha-Prozessoren tragen immer einen Name nach folgenden Muster 21x64 EVx.
Die 21 steht für "Technik für das 21. Jahrhundert". Die Entwickler der Alpha-Architektur waren so sehr von ihrer Entwicklungsarbeit überzeugt, das sie mit einer Lebenszeit der Architektur von 25 Jahren gerechnet haben.
Das x in der 21x64 steht stellvertretend für die Generation: Das erste Modell trug also den Namen "21064" und das aktuellste Modell trägt den Namen "21364".
Die "64" deutet auf die 64 Bit-Architektur hin. Wie bereits in der Einführung erwähnt sind alle Alpha´s 64 Bit-Prozessoren.
"EV" steht für "Extended VAX", wobei die Alpha-Architektur nur wenig mit Ihrem Vorgänger (eben der VAX) zu tun hat.
Das x in der Bezeichnung "EVx" trifft eine Aussage über die Technologie-Stufe in der der Prozessor gefertigt wurde.

Alle Alpha-Prozessoren sind 2- bzw. 4-fach Superskalar besitzen 32 Integer- und 32 FloatingPoint-Register, 6 parallele Ausführungseinheiten (im weiteren Text als Funktionseinheiten beschrieben) und haben kein Condition-Register. Laut DEC vereinfacht das verzichten auf ein Condition-Register die Skalierbarkeit zu erhöhen. Mit der Einführung des 21264 kam die "Out-of-Order-Execution". Zu diesem Zweck wurden 48 Rename-Register für die Integer und 40 Rename-Register für die FloatingPoint hinzugefügt. Diese sind für den Programmierer genauso unsichtbar wie die Cache-Speicher.

Der folgende Abschnitt bezieht sich auf die Architektur der 21264

Blockdiagramm Alpha 21264

Das Blockdiagramm zeigt die Grobeinteilung in sogenannte Boxen:


IBOX
Die IBOX empfängt von der CBOX die Instruktionen für den Instruction-Cache. Sie werden vom Predecoder vor-decodiert (bedingte Sprünge werden herausgefiltert und mit Zusatzinformationen versehen) und an den Instruction-Cache weitergereicht. Die Fetch-Unit holt bis zu vier Befehle gleichzeitig aus dem Instruction-Cache und rechnet dievirtuellen Adressen um. Für die Beschleunigung dieser Rechenschritte steht der Fetch-Unit ein TLB mit 128 Einträgen zur Seite. Der Decoder verteilt die Befehle auf die entsprechenden Warteschlangen und teilt ihnen zwecks der Out-of-Order-Execution temporäre Register zu. Die Alpha-Prozessoren verfügen über eine sehr ausgefeilte Sprungvorhersage: Seine Vorhersagen beruhen auf drei Algorithmen. Der erste kümmert sich um Schleifen (Local Predictor), der zweite arbeitet nach der bekannten Methode der "History-Table"(Global Predictor). Der dritte Algorithmus wählt "die ihm glaubwürdigere" Vorhersage aus. Laut DEC wurden mit Einführung dieser Technik die falschen Vorhersagen der 21164 um mehr als die Hälfte reduziert.

EBOX
Die vier Integer-Funktionseinheiten sind in der EBOX in zwei Cluster eingeteilt. Jeder Cluster verfügt über eine vollfunktionsfähige Integereinheit und über eine "abgespeckte" Integereinheit für Adressberechnung. Diese Adress-ALU´s akzeptieren jedoch auch einfache arithmetische und logische Anwendungen. Die anderen Einheiten führen SHIFT- und Branch-Anweisungen aus. Eine der zwei Einheiten enthält einen Multiplizierer, die andere führt die neuen Multimedia-Befehle aus. Folglich können bis zu zwei Load/Store-Anweisungen oder bis zu 4 IntegerAnweisungen parallel ausgeführt werden. Den Integereinheiten stehen 32 reale Register und 48 temporäre Register (Rename Register) zur Verfügung.

FBOX
Die zwei FloatingPoint-Einheiten bilden die FBOX. Die eine ist ausschließlich zur Multiplikation da und die andere übernimmt Addition/Subtraktion, Division und Quadratwurzeln. Zu den 32 realen Gleitkomma-Registern stehen den FP-Einheiten noch 40 temporäre Register zur Verfügung.

MBOX
Die MBOX stellt die Kommunikation zwischen Adress-ALU´s, dem Level1-DataCache und der CBOX her. Sie enthält zwei Queues für Load-und Store-Anweisungen sowie eine Umrechnnungseinheit zum Umwandeln von virtuellen in physikalischen Adressen.

CBOX
Die CBOX stellt sozusagen die Bus-Interface-Unit dar. Sie stellt die Verbindung des Prozessor mit dem Level2-Cache und dem Systembus her. Desweiteren versorgt sie die Level1-Data und -Instruction Caches.

Die Sprungvorhersage des 21264

Pipelining

Der 21264 hat eine 7 stufige Pipeline für Integer Operationen, eine 9 stufige für Floating - Point Operationen und eine 13 stufige für Speicherzugriffsoperationen.
Diese Pipelines sind in statische und dynamischer Stufen aufgeteilt. Statisch heißt, daß die Instruktionen hier gültig bleiben, solange deren Abarbeitung auf Ressourcen warten muß. Dynamisch heißt, daß Instruktionen ungültig werden können, wenn die Pipeline "geflushed" wird.

Die Funktionsweise geht aus der oben abgebildeten Grafik hervor.

Stufe 0
- Die 4 nächsten Befehle (in Abhängigkeit der Sprungvorhersage) werden aus dem Instructioncache geladen und decodiert.
Stufe 1
- Die decodierten Befehle werden je nach Typ der Integer- oder die FloatingPoint-Pipeline zugeordnet.
Stufe 2
- Den Befehlen werden Rename-Register zugeordnet (Out-of-Order-Execution).
Stufe 3
- Die Befehle gehen in die Warteschlange und warten auf das freiwerden einer passenden Funktionseinheit.
Stufe 4
- Registerinhalte werden gelesen und den Funktionseinheiten zugeordnet
Stufe 5
- Die eigentliche Ausführung findet statt. (Alle 6 Funktionseinheiten können dabei parallel ablaufen. D.h. im Ideal-Fall werden 6 Befehle gleichzeitig ausgeführt.)
Stufe 6
- Ergebnisse werden in den L1-Data-Cache geschrieben.

Caching

Dieser Absatz beschränkt sich auf den Alpha 21264. Die anderen Alpha-Prozessoren weichen mehr oder weniger stark ab.
Die getrennten On-Chip L1-Caches für Daten und Befehle haben sind jeweils 64 KB groß und sind zwei-Wege-assoziativ.

L1-Instruction-Cache
Eine Cacheline faßt 128 Bits, also vier Instruktionen im Befehlscache. Die Breite der Datenpfade entspricht der einer Cacheline. Bedingt durch die großen Caches und die hohe Prozessorfrequenz kann allerdings ein Cache-Zugriff nicht mehr in einem Zyklus durchgeführt werden. Diese Schwäche wird durch eine Cache-Pipeline gemildert, die Latenzzeit erhöht sich jedoch um einen Zyklus. Compaq spricht dabei von einem „Multicycle Cache“. Der L1-Instructioncache ist in zwei Cache-Sätze aufgeteilt. Jede Cacheline enthält zwei zusätzliche Felder, den Line Predictor und Set Predictor. Die Felder zeigen normalerweise auf die sequentiell im Speicher folgende Cacheline und den folgenden Satz. Wenn die Sprungvorhersage einen Sprung vorhergesagt hat, so werden die Predictor-Felder in der aktuellen Cache-Line von ihr auf die Sprungzieladresse angepaßt. Bei jedem Zugriff auf eine Cacheline wird überprüft, ob sich die von den Predictors vorhergesagte Line im Cache befindet, ansonsten wird ein Cache-Zugriff darauf veranlasst und die Daten damit nachgeladen.

L1-Data-Cache
Der L1-Datencache ist dual-ported und kann pro Takt zwei 64-Bit-Anfragen annehmen. Der Datencache kann bis zu acht ausstehende Misses verwalten und gleichzeitig weitere Anfragen beantworten (nonblocking Cache). Zur Reduzierung von Conflict Misses (entstehen wenn Speicherbereiche auf die gleiche Cacheline abgebildet werden) ist dem L1-Daten-Cache noch ein "Victim Cache" mit acht Einträgen vorgeschaltet.

L2-Cache
Wie in vielen Architekturen sind auch beim 21264 Systembus und L2-Cache-Bus voneinander getrennt. Es werden Cachegrößen von bis zu 16 MB unterstützt. Der 128-Bit-Bus des L2-Cache wurde zunächst mit 200 MHz getaktet, die Zugriffsfrequenz kann jedoch von 2/3 bis 1/4 der Prozessorfrequenz programmiert werden. In zukünftigen Systemen soll die L2-Bandbreite durch Verwendung von Dual Data Rate SRAM (DDR-SRAM) erheblich erhöht werden (von momentan 3 GB/s auf 8 GB/s).

Memory

Der virtuelle Adreßraum ist linear und unsegmentiert. Die Architekturdefinition ermöglicht einen virtuellen Adreßraum von bis zu 64 Bits. Eine bestimmte Implementation kann auch einen kleineren unterstützen, die Mindestlänge einer virtuellen Adresse beträgt jedoch 43 Bits. Die Größe des physikalischen Adreßraums ist demnach auch implementationsabhängig.
Der 64 Bits breite Systembus arbeitet mit 333 MHz, er ist jedoch nicht direkt mit Hauptspeicher und PCI-Bus verbunden, sondern mit dem Demultiplexer des "Tsunami" Chipsatzes. Erst dieser verteilt die Zugriffe auf Speicher und PCI-Peripherie. Ein Speicherzugriff erfolgt von dort aus über zwei 128-Bit-Busse mit 100 MHz. Der PCI-Bus wird nur mit 33 MHz betrieben.

Multiprozessor-Fähigkeit

Die Alpha-Prozessoren sind alle Multiprozessorfähig. Die meisten Systeme mit Alpha-Prozessoren sind Multiprozessor-Systeme. Man findet sie sowohl in Systemen mit Shared- Memory-Architecture sowie in Multiprozessorsystemen mit Interconnection-Network. Die 21364 bietet sogar eine eigene im Prozessor implementierte Schnittstelle zum kommunizieren mit anderen 21364´s.

Processor 1 to 2 x 500 MHz Alpha 21264 processor(s) 1 x 667 MHz Alpha 21264A processor Cache Memory 4 MB L2 writeback cache per 500 MHz processor 8 MB L2 dual data rate cache per 667 MHz processor Memory Standard: 256 or 512 MB or 1 GB of ECC SDRAM (Maximum: 4 GB) Network Choice of Ethernet controllers 10/100Mbps Storage Diskette drive-1.44 MB CD-ROM-24X Max2 IDE CD-ROM drive Internal hard drives-choice of 9.1,18.2 or 36.4 GB Maximum internal storage-218 GB Expansion Ports 1 parallel, 2 serial, mouse, keyboard, 6 SCSI knockouts and 2 USB (future support)

-Bis zu vier 1 GHz Alpha EV68 Prozessoren -8 MB L2 Dual Data Rate Cache pro Prozessor -bis zu 32 GB ECC Memory pro System -8 GB/s Memory Cross-bar Switch Architetur -10x 64 Bit PCI I/O Slots, davon 7 Hot Plug ready -512 MB, 1 GB, 2 GB und 4 GB Memory Optionen -Hot Swappable Power Supply N+1 -Compaq Insight Manager -Vorinstalliertes Tru64 UNIX oder OpenVMS -Integrierte Remote Managemant Konsole -Minimale OS-Version: Tru64 UNIX V5.1A or OpenVMS V7.3

-Paralleler Hochleistungsrechner mit 40 - 2176 ALPHA-21164-Prozessoren - Maximale Rechenleistung (je nach Ausbau): zwischen 54 GFLOPS und 3 TFLOPS - 3D-Torus Topologie Interconnection Network (Ausbau erfolgt in Stufen von jeweils 8 Prozessoren) - Netzwerkbandbreite (je nach Ausbau): 42 GB/s bei 64 CPU´s und 166 GB/s bei 512 CPU´s - 1 I/O-Interface pro 8 Prozessoren (5 I/O-Interfaces pro Kabinett) - I/O-Bandbreite zwischen 2,5 und 136 GB/s - zwischen 10GB und 1TB Hauptspeicher